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テストコード生成について

JTAG ProVisionによるテストコード生成について

お客様から寄せられたご質問、新商品・サービスに関するご質問を掲載しております。

  1. BSDLファイルのシンタックスについて
  2. JTAG非対応デバイスに対するテスト(クラスタ・テスト)に必要な情報について
  3. テストできるメモリの種類について
  4. メモリに対するテスト(メモリ・クラスタ・テスト)に必要な情報について
  5. 扱えるネットリストの種類について
  6. ネットリスト表記の制限について
  7. コネクタに対するテストについて
  8. DIOS (Digital I/O Scan)モジュールについて
  9. 複数の基板を接続した状態でのテストについて
  10. 各種テストを一連のシーケンスとして実行する方法について
  11. TAPの順番の指定について
  12. スキャンチェーン内にバウンダリスキャン・デバイスが配置されない

1. ツールでBSDLファイルのシンタックスチェックを行うことは可能ですか?
シンタックスにエラーがあるBSDLファイルは、プロジェクト作成時にエラーメッセージが表示されます。
2. クラスタ・テストを行うにはどんな情報が必要ですか?
テスト対象となるクラスタの動作を情報として与える必要があります。
ProVisionではTSSIフォーマットのファイルをサポートしておりますので、回路シミュレーションツールで出力したファイルを使用することが可能です。
また、ロジック系の部品であれば、モデル・ライブラリを指定することにより自動生成となります。
3. メモリ・クラスタ・テストを行うにはどんな情報が必要ですか?
VIP managerをお使いのお客様は、メモリの動作(リード/ライト動作、イニシャライズ動作等)をMCDファイルで手動にて作成する必要がありましたが、JTAG ProVisionでは、モデル・ライブラリを指定することにより自動生成となります。
4. メモリ・クラスタ・テストではどんなメモリをテストすることが可能ですか?
JTAGテストでは様々なタイプのメモリがテスト可能となります。
  • レジスタ
  • 反転レジスタ
  • FIFO
  • RAM (DRAM、SDRAM、EDRAM)
また、バウンダリスキャン・テストでの動作はTCK周波数速度やスキャンチェーンを構成するバウンダリスキャン・レジスタ長に起因しますので、DRAMなどのメモリでは、デバイスのスペックを満たすために回路設計時の注意が必要となります。
また、JTAG ProVisionでは、モデル・ライブラリを指定することにより以下のメモリがテスト対象となりました。
  • DDR1
  • DDR2
  • DDR3
5. 扱えるネットリストにはどんなものがありますか?
40種類以上のフォーマットのネットリストをサポートしています。
  • Allegro
  • Bnl CAE
  • Board Station
  • Cadence (Packager-XL)
  • Cades-G
  • Cadif 4.0
  • Cadstar
  • CONCISE
  • DxDesigner
  • Eagle
  • EDIF
  • Fabmaster
  • Gencad 1.4
  • HP3070 Board Configuration (BCF3070)
  • Keyin
  • Mentor Graphics (Design Architect)
  • Mentor Graphics (PCB Package)
  • Mentor Report Writer MDC
  • Mentor Neutral File (MentorSpecial)
  • Mentor
  • ODB
  • Orcad
  • Pads
  • Pcad
  • Protel 2.0
  • Protel99 1.1
  • SFX
  • Supermax E-CAD Wirelist Format
  • Synario 3.00
  • Tango
  • Telesis
  • Teradyne Victory Netlist Language
  • Ulticap
  • Unicad
  • Verilog
  • ViewLogic
  • YDC Cadvance
  • Zuken CR5000 System Designer (ZuKenII)
  • Zuken Redac (Rinf)
  • Zuken_CCF
  • Zuken (Theda)
6. ネットリストの表記に制限はありますか?
ネットリストには日本語(特殊記号)表記は使わないで下さい。 エラーが出てしまう可能性があります。
7. コネクタ部分のテストはできないのですか?
DIOS(Degital I/O Scan module)というバウンダリスキャンのI/Oデバイスが搭載されたアクセサリーをご用意しています。このアクセサリをケーブル等で接続することでコネクタ等のテストが可能となり、バウンダリスキャン・テストのカバレッジを上げることが出来ます。
8. DIOS(Digital I/O Scan module)をターゲット基板と接続する際には、専用のネットリストを作成する必要がありますか?
必要ありません。
JTAG ProVisionでは、ボード・コネクション・エディタにより接続箇所を含めたテストコードを生成することが可能です。
9. 親基板と子基板という2種類の基板をコネクタで接続して、同時にテストすることは可能ですか?
JTAG ProVisionでは、ボード・コネクション・エディタにより親基板、子基板のコネクタ接続情報をマウス操作で指定することにより、接続箇所を含めたテストコードを生成することが可能です。
10. 各種テストを一連のシーケンスとして実行することは可能ですか?
可能です。
JTAG ProVisionのAEX Sequencerにより、JTAGの各テスト、PLDのISP、FlashのISPなど一連のシーケンスでの実行が可能です。また、日本語工程システムにても、このようなシーケンス実行が可能です。
11. TAPの順番は自分で指定できますか?
JTAG ProVisionでは、TAPコネクションエディタによりマウス操作で設定が可能です。
12. スキャンチェーン内にバウンダリスキャン・デバイスが配置されないのは何故?
ネットリストとBSDLファイルのピン番号が一致していないというケースが多くあります。ネットリストのピン番号とBSDLファイルのピン番号を一致させてください。 通常、BSDLファイルのピン番号を修正した方が作業量が少なくなります。 BSDLファイルのピン定義は「attribute PIN_MAP~」部分に記載されておりますので、この部分をご修正ください。

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