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VIP Manager (Classicツール) によるテストコード生成について

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VIP Manager (Classicツール) によるテストコード生成について

お客様から寄せられたご質問、新商品・サービスに関するご質問を掲載しております。

VIP Managerをご利用いただいているお客様へ

現在、JTAG Technologies社では、様々な改良が施された、より生産性の高いJTAG ProVisionのアップグレード推奨しております。

JTAG ProVisionは従来のツールよりもテストコード生成の手順が簡単になり、テストコード生成時間の短縮を実現したツールです。

JTAG ProVisionの詳細はこちらから


  1. ツールでBSDLファイルのシンタックスチェックを行うことは可能ですか?
  2. クラスタ・テストを行うにはどんな情報が必要ですか?
  3. メモリ・クラスタ・テストを行うにはどんな情報が必要ですか?
  4. メモリ・クラスタ・テストではどんなメモリをテストすることが可能ですか?
  5. 扱えるネットリストにはどんなものがありますか?
  6. ネットリストの表記に制限はありますか?
  7. コネクタ部分のテストはできないのですか?
  8. DIOS(Digital I/O Scan module)をターゲット基板と接続する際には、専用のネットリストを作成する必要がありますか?
  9. 親基板と子基板という2種類の基板をコネクタで接続して、同時にテストすることは可能ですか?
  10. 各種テストを一連のシーケンスとして実行することは可能ですか?
  11. TAPの順番は自分で指定できますか?
  12. スキャンチェーン内にバウンダリスキャン・デバイスが配置されないのは何故?
  13. バウンダリスキャン・デバイスが認識されないのは何故?
  14. 部品名は一致しているのに、スキャンチェーン内にバウンダリスキャン・デバイスが配置されないのは何故?

1. ツールでBSDLファイルのシンタックスチェックを行うことは可能ですか?
シンタックスにエラーがあるBSDLファイルは、プロジェクト作成時にエラーメッセージが表示されます。
2. クラスタ・テストを行うにはどんな情報が必要ですか?
テスト対象となるクラスタの動作を情報として与える必要があります。
ProVisionではTSSIフォーマットのファイルをサポートしておりますので、回路シミュレーションツールで出力したファイルを使用することが可能です。
また、ロジック系の部品であれば、モデル・ライブラリを指定することにより自動生成となります。
3. メモリ・クラスタ・テストを行うにはどんな情報が必要ですか?
VIP managerをお使いのお客様は、メモリの動作(リード/ライト動作、イニシャライズ動作等)をMCDファイルで手動にて作成する必要がありましたが、JTAG ProVisionでは、モデル・ライブラリを指定することにより自動生成となります。
4. メモリ・クラスタ・テストではどんなメモリをテストすることが可能ですか?
JTAGテストでは様々なタイプのメモリがテスト可能となります。
  • レジスタ
  • 反転レジスタ
  • FIFO
  • RAM (DRAM、SDRAM、EDRAM)
また、バウンダリスキャン・テストでの動作はTCK周波数速度やスキャンチェーンを構成するバウンダリスキャン・レジスタ長に起因しますので、DRAMなどのメモリでは、デバイスのスペックを満たすために回路設計時の注意が必要となります。
また、JTAG ProVisionでは、モデル・ライブラリを指定することにより以下のメモリがテスト対象となりました。
  • DDR1
  • DDR2
  • DDR3
5. 扱えるネットリストにはどんなものがありますか?
40種類以上のフォーマットのネットリストをサポートしています。
  • Allegro
  • Bnl CAE
  • Board Station
  • Cadence (Packager-XL)
  • Cades-G
  • Cadif 4.0
  • Cadstar
  • CONCISE
  • DxDesigner
  • Eagle
  • EDIF
  • Fabmaster
  • Gencad 1.4
  • HP3070 Board Configuration (BCF3070)
  • Keyin
  • Mentor Graphics (Design Architect)
  • Mentor Graphics (PCB Package)
  • Mentor Report Writer MDC
  • Mentor Neutral File (MentorSpecial)
  • Mentor
  • ODB
  • Orcad
  • Pads
  • Pcad
  • Protel 2.0
  • Protel99 1.1
  • SFX
  • Supermax E-CAD Wirelist Format
  • Synario 3.00
  • Tango
  • Telesis
  • Teradyne Victory Netlist Language
  • Ulticap
  • Unicad
  • Verilog
  • ViewLogic
  • YDC Cadvance
  • Zuken CR5000 System Designer (ZuKenII)
  • Zuken Redac (Rinf)
  • Zuken_CCF
  • Zuken (Theda)
6. ネットリストの表記に制限はありますか?
ネットリストには日本語(特殊記号)表記は使わないで下さい。 エラーが出てしまう可能性があります。
7. コネクタ部分のテストはできないのですか?
DIOS(Degital I/O Scan module)というバウンダリスキャンのI/Oデバイスが搭載されたアクセサリーをご用意しています。このアクセサリをケーブル等で接続することでコネクタ等のテストが可能となり、バウンダリスキャン・テストのカバレッジを上げることが出来ます。
8. DIOS(Digital I/O Scan module)をターゲット基板と接続する際には、専用のネットリストを作成する必要がありますか?
必要ありません。
JTAG ProVisionでは、ボード・コネクション・エディタにより接続箇所を含めたテストコードを生成することが可能です。
9. 親基板と子基板という2種類の基板をコネクタで接続して、同時にテストすることは可能ですか?
JTAG ProVisionでは、ボード・コネクション・エディタにより親基板、子基板のコネクタ接続情報をマウス操作で指定することにより、接続箇所を含めたテストコードを生成することが可能です。
10. 各種テストを一連のシーケンスとして実行することは可能ですか?
可能です。
JTAG ProVisionのAEX Sequencerにより、JTAGの各テスト、PLDのISP、FlashのISPなど一連のシーケンスでの実行が可能です。また、日本語工程システムにても、このようなシーケンス実行が可能です。
11. TAPの順番は自分で指定できますか?
JTAG ProVisionでは、TAPコネクションエディタによりマウス操作で設定が可能です。
12. スキャンチェーン内にバウンダリスキャン・デバイスが配置されないのは何故?
ネットリストとBSDLファイルのピン番号が一致していないというケースが多くあります。ネットリストのピン番号とBSDLファイルのピン番号を一致させてください。 通常、BSDLファイルのピン番号を修正した方が作業量が少なくなります。 BSDLファイルのピン定義は「attribute PIN_MAP~」部分に記載されておりますので、この部分をご修正ください。
13. バウンダリスキャン・デバイスが認識されないのは何故?
ネットリストとBSDLファイルの部品名が一致していない可能性があります。 テストデータ自動生成ツール(BTPG)では、EBSTファイル(及びBSDLファイル)とネットリスト内の部品名を一致させる必要があります。 EBSTファイルでは部品名は「COMPONENT “XXXX”」記述のXXXX部分に記載されます。 これは、BSDLファイルの「entity XXXX」記述のXXXX部分にあたります。ネットリスト上の部品名をEBSTファイル(およびBSDLファイル)に合わせて修正してください。
14. 部品名は一致しているのに、スキャンチェーン内にバウンダリスキャン・デバイスが配置されないのは何故?
デバイスのTDIもしくはTDO部分にシリーズ抵抗が入っておりませんか? DIFファイルにてこれらのシリーズ抵抗を「R」指定していただくことで、回避できる場合があります。

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